FPGA技巧Xilinx.rar
HuaWei Verilog 约束.rar
Synplify工具使用指南(华为文档)[1].rar___20074616444853030.rar
Verilog HDL 华为入门教程.rar
Verilog典型电路设计 华为.rar
华为coding style.rar
华为FPGA设计规范.rar
华为FPGA设计流程指南.rar
华为VHDL设计风格和实现.rar
华为面经.doc
华为面经.rar
华为以太网时钟同步技术_时钟透传技术白皮书.rar
华为硬件工程师手册目前最全版本（159页).rar
华为专利：华为小数分频.rar
华为专利：一种快速无毛刺的时钟倒换方法.rar
华为专利——一种将异步时钟域转换成同步时钟域的方法.rar
静态时序分析与逻辑[1]..rar
一、项目简述本项目使用苏州硬禾信息科技有限公司设计的小脚丫FPGA开发板设计了一个完成定时、测温、报警、控制的小项目，并通过上位机显示、下发音乐配置数据。本项目B站介绍：https://www.bilibili.com/video/BV1Vh411k7QV/二、研究进展（一）研究内容：l ...
*1.下列对异步信号进行同步的描述错误的是（使用锁存器）。采用保持寄存器加握手信号的方法特殊的具体应用电路结构,根据应用的不同而不同使用锁存器异步 FIFO *2.FPGA 的可编程是主要基于什么结构（查找表（LUT））。查找表（LUT）ROM 可编程PAL 可编程与或阵列可编程解析：FP...
ebit.pdfebit.PcbDoc...
测试过的平台： 1、DE-10 Cyclone V开发板 ...
`timescale 1ns / 1ps//-------------------------------------------------------//Filename ﹕ FIFO_TOP.v//Author ...
代码中的Sys_clk其实是没有用到的，项目文件：cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
蜀ICP备19035584号-1 | | 川公网安备 51142202000123号 版权所有 © 2019-2024, 陈语ChanRa1n(网站仅用于学习和教育目的). 由MyFPGA智慧中心驱动，主站访问统计(360奇安信)，Email:chenyu@myfpga.cn 
