CDC 单脉冲信号处理
代码中的Sys_clk其实是没有用到的，项目文件：cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
Verilog实现串并转换
项目文件：SIPO.zip//------------------------------------------------------// File Name : SIPO.v// Author &n...
Xilinx FIFO和ILA学习
`timescale 1ns / 1ps//-------------------------------------------------------//Filename ﹕ FIFO_TOP.v//Author ...
Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
完整工程文件：clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...
基础实验十三，DS18B20温度传感器
//==========================================================================// Author : ChanRa1n// Description: Training for Intel FPGA/...
ALGO C4MB V11引脚参照表(持续更新)
功能:常用引脚CLKPIN_E1LED0PIN_G15LED1PIN_F16LED2PIN_F15LED3PIN_D16KEY1PIN_E15KEY2PIN_E16KEY3PIN_M15KEY4PIN_M16RXDPIN_M2TXDPIN_G1功能:VGA引脚VGA_BLUE[0]PIN_C15VG...
