09
2021
01

VHDL中的结构体 Architecture (一)

architecture的格式为:

Architecture 结构体名 of 实体名 is
说明语句
begin
处理语句
end 结构体名

有意思的是,结构体中的处理语句,或者说处理模块是并行的

结构体名类似于实体名的命名规则,只能是字母、数字和下划线构成,且数字不能作为首字符

说明语句可以是信号、常数、元件、函数等的说明(定义)

例如:

signal BCD1N:std_logic_vector(3 downto 0);
signal abc:std_logic;

请注意,此处并没有说明信号的方向,是因为signal只能在结构体内使用,它不是端口,不需要具备方向


你也可以定义常数(常量),它的格式为:

constant name : type := value;

例如:

constant abc:std_logic:='1';


同样的,还有变量variable

variable x:integer range 0 to 64:=32;


但是变量并不能用在architecture中


image.png


« 上一篇 下一篇 »

返回顶部
请先 登录 再评论,若不是会员请先 注册