紧急通知:关于网站遭受恶意攻击的公告

22
2022
04

CDC 单脉冲信号处理

代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name        : cdc.v// Author           : ChanRa1n// Description      : a cdc test ex//
21
2022
04

Verilog实现串并转换

项目文件:SIPO.zip//------------------------------------------------------// File Name        : SIPO.v// Author           : ChanRa1n// Description      : A easy SIPO code// Called by    
21
2022
04

Xilinx FIFO和ILA学习

`timescale 1ns / 1ps//-------------------------------------------------------//Filename       ﹕ FIFO_TOP.v//Author         ﹕ ChanRa1n//Description    ﹕ Control FIFO IP//Calledby       ﹕ Topm
21
2022
04

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author           : ChanRa1n// Description      : clk divider// Called by   &nbs
14
2022
04

SOC 在线修改设备树和FPGA配置文件 并在线配置FPGA

测试过的平台:     1、DE-10 Cyclone V开发板                        ->    通过

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