我的FPGA

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*1.下列对异步信号进行同步的描述错误的是（使用锁存器）。采用保持寄存器加握手信号的方法特殊的具体应用电路结构,根据应用的不同而不同使用锁存器异步 FIFO *2.FPGA 的可编程是主要基于什么结构（查找表（LUT））。查找表（LUT）ROM 可编程PAL 可编程与或阵列可编程解析：FPGA基于查找表结构和SRAM CMOS工艺，集成度高、速度快、成本低；CPLD基于乘积项结构和EECMOS工艺，与FPGA相比，集成度稍低一些，相同规模下成本略高。 *3.对时钟约束“cre

一、项目简述本项目使用苏州硬禾信息科技有限公司设计的小脚丫FPGA开发板设计了一个完成定时、测温、报警、控制的小项目，并通过上位机显示、下发音乐配置数据。本项目B站介绍：https://www.bilibili.com/video/BV1Vh411k7QV/二、研究进展（一）研究内容：l 实现一个可定时时钟的功能，用小脚丫FPGA核心模块的4个按键设置当前的时间，OLED显示数字钟的当前时间，精确到分钟即可，到整点的时候比如8:00，蜂鸣器报警，播放音频信号，最长可持续30秒；l&nb

标识符由不超过32个的字母、数字和下划线组成标识符的首字母必须是字母，并且不区分大小写标识符的最后一位不可以是下划线，且不允许有连续的下划线标识符不可以是保留字保留字示例：AND OR XOR ABS IN IF FOR此类合法的标识符：Hello_fpga h_a_p_p_y a1b2c3 此类非法的标识符：_abc abc_ ab__c a___bc and xor此类

此点必须额外注意，当你初始化值时，可以用：=,但是给信号赋值就是<=信号和变量的区别主要是信号的值为进程或者子程序最后的赋值结果，变量的赋值是立即生效的。例如：architecture behaviorl of count is signal a,b,c,d: std_logic_vector(3 downto 0); begin process(a,b,c,d) begin  &n

architecture的格式为：Architecture 结构体名 of 实体名 is 说明语句 begin 处理语句 end 结构体名有意思的是，结构体中的处理语句，或者说处理模块是并行的结构体名类似于实体名的命名规则，只能是字母、数字和下划线构成，且数字不能作为首字符说明语句可以是信号、常数、元件、函数等的说明（定义）例如：signal BCD1N:std_logic_vector(3 downto 0

为了方便显示，文内所有;全部用；显示ENTITY 实体的格式为：Entity 实体名 IS     类属参数说明     端口说明 END Entity；实体名可以是除了VHDL中关键词的其他字母和数字和下划线组成，实体名必须和VHDL源文件的文件夹相同例如：ILOVEU Happy123 A_B_C 此类都是合法的实体名integer entity architecture此类都

bit 比特，即位，数据可以取值为'0'和'1'bit-vector 位矢量，或者位向量，数据可以为多个bit位，例如"1111001"boolean 布朗类型，可以是真或者假，即"true"或者"false"time 时间类型，可以是1ms 1s 1us此类character 字符类型，可以是'a'此类string 字符串型，可以是"abc"integer 整数类型，

在Verilog中表示数字的方法如下整数表达格式：<位宽>'<基数><数值>小数表达格式：直接表达或使用科学计数法整数表达示例：在基数中，H代表HEX 十六进制；O代表OCT 八进制；D代表DEC 十进制；B代表BIN 二进制；666    这是一个正确的表达方式，位宽和基数是可以被省略的，当直接使用数值时，默认为十进制6'b101010  &n

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