高速ADC模块开源页面 带Verilog示例程序
暂无
“高速ADC模块开源页面 带Verilog示例程序” 的相关文章
基础实验十三，DS18B20温度传感器
//==========================================================================// Author : ChanRa1n// Description: Training for Intel FPGA/...
Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
完整工程文件：clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...
CDC 单脉冲信号处理
代码中的Sys_clk其实是没有用到的，项目文件：cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
点亮LED灯实验
设计流程：设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹（led）：Doc：放置文档资料（数据手册、波形图、文档、项目日志）Pri：放置工程...
半加器
半加器：两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。即两个一位二进制数的加法运算电路。半加器 模块框图：sum：结果位count：进位半加器 真值表：半加器 波形图：代码部分：选择器代码：在Src文件夹中新建 half_adder.v文件module half_adder...
